설명
Quartus® Prime 소프트웨어에서 타이밍 분석기는 연결된 클럭이 없기 때문에 가상 핀에 0ns 클럭 삽입 지연을 사용합니다. 이로 인해 소스 클럭 경로와 대상 클럭 경로 간에 클럭 스큐가 커집니다.
해결 방법
이 타이밍 위반을 방지하려면 다음 두 가지 옵션 중 하나를 수행합니다.
- 연결된 클럭을 갖도록 가상 핀 주위에 레지스터 래퍼 디자인을 만듭니다.
- Quartus® Prime Pro Edition 소프트웨어 버전 17.1 이상에서는 아래 제약 조건을 사용할 수 있습니다.
입력 포트로서의 가상 핀: set_input_delay -클록<클럭 포트> -add_delay <지연> <가상 입력 핀> -reference_pin <입력 포트에 전원을 공급하는 레지스터의 클록 핀>
출력 포트로서의 가상 핀: set_output_delay -클록 <클록 포트 > -add_delay <지연> <가상 출력 핀> -reference_pin <출력 포트에 공급되는 레지스터의 클록 핀>