인텔® Stratix® 10 FPGA 및 Intel Agilex® 7 시리즈 장치의 인텔® Hyperflex™ FPGA 아키텍처로 인해 시프트 레지스터 추론에 대한 임계값이 증가합니다. 즉, 이전 기술에서 시프트 레지스터로 유추되었을 수 있는 RTL 기반 시프트 레지스터가 인텔 Stratix® 10 FPGA 및 Intel Agilex® 7 시리즈 장치에서 유추되지 않을 수 있습니다.
이렇게 임계값을 늘리는 이유는 더 많은 레지스터를 하이퍼 레지스터로 리타이밍하여 설계 성능을 향상시킬 수 있기 때문입니다.
인텔® Stratix® 10 FPGA 및 Intel Agilex® 7 장치 시리즈 시프트 레지스터 추론 기준:
기본 요구 사항:
시프트 레지스터에는 총 69개 이상의 레지스터(깊이 * 너비)가 포함되어야 합니다.
- 추가 추론 단계는 하이퍼 레지스터 위치로 리타이밍되지 않은 레지스터의 영역을 복구하기 위해 초기 리타이머 단계 이후에 발생합니다.
다음 할당이 적용되면 필요한 레지스터의 총 수(깊이 * 너비)가 37개로 줄어듭니다.
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION 켜짐
- 추가 추론 단계는 하이퍼 레지스터 위치로 리타이밍되지 않은 레지스터의 영역을 복구하기 위해 초기 리타이머 단계 이후에 발생합니다.
다음 두 가지 할당이 모두 적용되면 필요한 레지스터의 총 수(깊이 * 너비)가 13개로 줄어듭니다.
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION 켜짐
set_global_assignment -name PHYSICAL_SHIFT_REGISTER_INFERENCE=꺼짐
- 시프트 레지스터 추론 임계값을 줄이면 하이퍼 리타이밍에 사용할 수 있는 레지스터 수가 줄어들어 설계 성능에 부정적인 영향을 미칠 수 있습니다.