설명
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.2 이전의 문제로 인해, 병렬 인터페이스®용 PHY Lite 인텔 Agilex 7 FPGA IP VCO 주파수가 약 1066 MHz일 때 최대 800 사이클의 출력 경로에 데이터 슬립이 표시될 수 있습니다(예: 인터페이스 주파수 약 266MHz, 533MHz 또는 1066MHz). 이 문제는 인텔 Agilex® 7개의 FPGA 장치에만 영향을 미치며 PVT에 따라 달라지며, 이는 성공적인 하드웨어 테스트 후에도 발생할 수 있습니다.
해결 방법
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.2에서 이 문제를 해결하기 위한 패치가 만들어지고 있습니다.
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.3부터 해결됩니다.
