중요 문제
PIN_AW10 FPGA 100MHz 클럭 fpga_clk_100 인텔® Stratix® 10 SoC Golden Hardware Reference Design(GHRD) 버전 18.1 이전 버전에서 LVDS 클럭으로 잘못 정의되었습니다. 이 경우 이 소스에서 클럭된 로직 설계에서 예기치 않은 동작이 발생할 수 있습니다.
이 문제를 해결하려면 할당 >할당 편집기 또는 할당->Pin Planner 도구를 사용하여 LVDS에서 1.8V(PIN_AW10)로 fpga_clk_100 IO 할당 을 편집합니다.
참고: 설계가 컴파일된 경우 자동 생성 LVDS에서 IO 표준이 신호 보완 fpga_clk_100(n)을 1.8V로 설정해야 합니다. 자동 생성 LVDS 보완 신호는 자동으로 제거됩니다.
이 수정 사항은 인텔 Stratix 10 SoC GHRD의 향후 버전에 포함될 예정입니다.