문서 ID: 000086288 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-08-11

OpenCL 17.0 BSP 가져오기 컴파일이 잘못된 타이밍 장애를 보이는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인텔® FPGA SDK for OpenCL™ Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    OpenCL™ 17.0 BSP 흐름에 대한 인텔® FPGA SDK에서 일부 클럭은 기본 시드가 타이밍을 충족했음에도 불구하고 가져오기 컴파일 도중 BSP에서 타이밍 장애를 나타낼 수 있습니다. 이 오류는 잘못된 오류이며 가져오기 컴파일 중에 SDC 제약 조건이 적용되는 순서로 인해 기본 컴파일의 일부 제약 조건이 무시될 때 표시됩니다.

    해결 방법

    사용자는 top.qsf 파일에서 다음 줄에 대해 의견을 제시하거나 제거해야 합니다.

    # 기본 개정은 SDC 제약 조건만 컴파일합니다.

    set_global_assignment -name SDC_FILE base.sdc

    set_global_assignment -disable -name SDC_FILE top.sdc

    set_global_assignment -disable -name SDC_FILE top_post.sdc

     

    QSF 파일을 변경한 후 다른 가져오기 컴파일을 수행해야 합니다.

    aoc --board .cl

    이 문제는 OpenCL™용 인텔® FPGA SDK의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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