ARID, AWID, WID, RID 및 BID 신호는 HPS-FPGA 브리지(HPS-to_FPGA 브리지 또는 경량 HPS-to-FPGA 브리지)에서 수행하는 특정 메모리 액세스에 대한 마스터 및 라우팅을 나타냅니다.
Arria® V 및 Cyclone® V SoC 장치의 경우 L3 인터커넥트에서 출력되는 AXI ID는 다음 필드로 구성된 12비트 벡터입니다.
ID[12]: 인터커넥트 ID, IID
ID[11:3]: 가상 ID, VID
ID[2:0]: 슬레이브 인터커넥트 ID, SIID
VID는 트랜잭션이 수신되는 마스터에서 수신되며, 다음과 같이 L3 인터커넥트에 의해 IID 및 SIID가 할당됩니다.
| 마스터 | IID(xxID[12]) | SIID(xxID[2:0]) |
| Mpu | 1b0 | 3b010 |
| Dma | 1b0 | 3b001 |
| Dap | 1b0 | 3b100 |
| FPGA2HPS | 1b0 | 3b000 |
| Dma | 1b0 | 3b001 |
| EMAC0 | 1ᄂ1 | 3b001 |
| EMAC1 | 1ᄂ1 | 3b010 |
| USB0 | 1ᄂ1 | 3b011 |
| 낸드 | 1ᄂ1 | 3b100 |
| Tmc | 1ᄂ1 | 3b000 |
| SD/MMC | 1ᄂ1 | 3ᄂ101 |
| USB1 | 1ᄂ1 | 3ᄂ110 |
8비트 VID는 트랜잭션을 L3 인터커넥트로 보낸 마스터에 의해 설정됩니다.
MPU 마스터의 VID는 ARM® 정보 센터 웹 사이트 http://infocenter.arm.com 에서 사용할 수 있는 AMBA® 레벨 2 캐시 컨트롤러 L2C-310 개정판 r3p0 기술 참조 매뉴얼에 따라 설정됩니다.
FPGA2HPS 마스터의 VID는 8비트 AXI ID 입력에서 FPGA2HPS 브리지로 연결됩니다.
DMA 마스터의 VID는 ARM CoreLink DMA-330 개정판 r1p1 기술 참조 매뉴얼에 따라 비트 7:4가 0으로 설정되고 비트 3:0이 설정됩니다.
EMAC0 및 EMAC1 마스터의 VID는 Rx DMA 액세스의 경우 8h00으로, Tx DMA 액세스의 경우 8h01로 설정됩니다.
USB0, USB1, TMC, DAP, NAND 및 SDMMC 마스터의 경우 VID는 항상 0으로 설정됩니다.
이 정보는 각 장치 핸드북 버전 16.1부터 포함됩니다.