문서 ID: 000086319 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

버전 11.0에서 UniPHY를 사용하여 DDR2 SDRAM 및 DDR3 SDRAM 컨트롤러를 시뮬레이션할 때 Avalon 버스가 잠기는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    제어 및 상태 레지스터(CSR) 인터페이스가 활성화된 DDR2 SDRAM 및 DDR3 SDRAM UniPHY 기반 컨트롤러 버전 11.0은 Avalon 버스가 Modelsim 시뮬레이션에 잠기게 합니다. Avalon 읽거나 쓰기 트랜잭션을 작성한 후 WAITREQUEST 신호는 높은 상태를 유지하고 무기한으로 주장되어 Avalon 버스에서 다른 읽기 또는 쓰기 트랜잭션을 허용하지 않습니다.

    문제는 alt_mem_ddrx_csr.v 파일에 있습니다. 파일에는 연결되지 않은 비트가 특정 구성 포트로 이어지는 버스 폭 불일치가 있습니다.

    해결 방법은 연결된 버전의 alt_mem_ddrx_csr.v 파일을 다운로드하고 다음 디렉토리에서 네 개의 인스턴스를 덮어쓰는 것입니다.

    코어 이름/

    코어 이름_sim/altera_mem_if_nextgen_ddr3_controller_core/

    corename_example_design/시뮬레이션/코어명_example_sim/하위 모듈

    코어 이름_example_design/example_project/corename_example/submodules

    이 문제는 Quartus® II 소프트웨어의 향후 버전에서 해결됩니다.

    아래 링크에서 Verilog 파일을 다운로드하십시오.

    alt_mem_ddrx_csr.v(Verilog)

    해결 방법

    해결 방법은 연결된 버전의 alt_mem_ddrx_csr.v 파일을 다운로드하고 다음 디렉토리에서 네 개의 인스턴스를 덮어쓰는 것입니다.

    코어 이름/

    코어 이름_sim/altera_mem_if_nextgen_ddr3_controller_core/

    corename_example_design/시뮬레이션/코어명_example_sim/하위 모듈

    코어 이름_example_design/example_project/corename_example/submodules

    이 문제는 Quartus® II 소프트웨어의 향후 버전에서 해결됩니다.

    아래 링크에서 Verilog 파일을 다운로드하십시오.

     

    alt_mem_ddrx_csr.v(Verilog)

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 8 제품

    Stratix® III FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA
    Stratix® V E FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GS FPGA

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.