제어 및 상태 레지스터(CSR) 인터페이스가 활성화된 DDR2 SDRAM 및 DDR3 SDRAM UniPHY 기반 컨트롤러 버전 11.0은 Avalon 버스가 Modelsim 시뮬레이션에 잠기게 합니다. Avalon 읽거나 쓰기 트랜잭션을 작성한 후 WAITREQUEST 신호는 높은 상태를 유지하고 무기한으로 주장되어 Avalon 버스에서 다른 읽기 또는 쓰기 트랜잭션을 허용하지 않습니다.
문제는 alt_mem_ddrx_csr.v 파일에 있습니다. 파일에는 연결되지 않은 비트가 특정 구성 포트로 이어지는 버스 폭 불일치가 있습니다.
해결 방법은 연결된 버전의 alt_mem_ddrx_csr.v 파일을 다운로드하고 다음 디렉토리에서 네 개의 인스턴스를 덮어쓰는 것입니다.
코어 이름/
코어 이름_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/시뮬레이션/코어명_example_sim/하위 모듈
코어 이름_example_design/example_project/corename_example/submodules
이 문제는 Quartus® II 소프트웨어의 향후 버전에서 해결됩니다.
아래 링크에서 Verilog 파일을 다운로드하십시오.
해결 방법은 연결된 버전의 alt_mem_ddrx_csr.v 파일을 다운로드하고 다음 디렉토리에서 네 개의 인스턴스를 덮어쓰는 것입니다.
코어 이름/
코어 이름_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/시뮬레이션/코어명_example_sim/하위 모듈
코어 이름_example_design/example_project/corename_example/submodules
이 문제는 Quartus® II 소프트웨어의 향후 버전에서 해결됩니다.
아래 링크에서 Verilog 파일을 다운로드하십시오.
alt_mem_ddrx_csr.v(Verilog)