문서 ID: 000086334 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-06-30

기능 시뮬레이션 중 sclr의 어설션 중에 Stratix IV scfifo 및 dcfifo 출력 레지스터가 삭제되는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Standard Edition
    FIFO 인텔® FPGA IP
    시뮬레이션, 디버깅 및 검증
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Stratix® IV scfifo 및 dcfifo 시뮬레이션 모델의 문제로 인해 sclr 입력의 어설션 중에 출력 레지스터가 잘못 삭제됩니다.


해결 방법

하드웨어 및 게이트 레벨 시뮬레이션에서 출력 레지스터는 이전 값을 유지합니다.

이 문제는 Quartus Prime Standard Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

관련 제품

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Stratix® IV FPGA

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