문서 ID: 000086341 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-06-23

인텔® Stratix® 10 10GBASE-KR PHY IP 코어를 사용할 때 하드웨어에서 기능 오류가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 10GBASE-R PHY 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.1 이상에서 문제가 발생하면 인텔® Stratix® 10 10GBASE-KR PHY IP 코어를 사용할 때 하드웨어 장애가 발생할 수 있습니다.

    이 문제는 자동 생성 인텔® Stratix® 10 10GBASE-KR PHY IP 코어 Synopsys Design Constraint(SDC) 파일의 잘못된 타이밍 제약으로 인해 발생합니다. IP의 xgmii_tx_dc 입력 또는 IP의 xgmii_rx_dc 출력에 대한 경로가 잘못 제한될 수 있습니다. 타이밍 분석기에 타이밍 위반이 보고되지 않은 경우에도 이 문제가 발생할 수 있습니다.

    다음 클럭킹 토폴로지의 지적 재산권(IP) 구현만 이 문제의 영향을 받습니다.

    • IP의 xgmii_tx_clk 포트와 IP의 xgmii_tx_dc 포트를 구동하는 로직 또는 MAC를 공급하는 클럭은 모두 동일한 외부 생성 클럭에 연결됩니다.

    • IP의 xgmii_rx_clk 포트와 IP의 xgmii_rx_dc 포트에서 공급되는 로직을 공급하는 클럭은 모두 동일한 외부 생성 클럭에 연결됩니다.

    설계에서 위에 나열된 클럭 토폴로지 사용 중이며 아직 개발 중인 경우 수정 작업을 위한 해상도 섹션 을 참조하십시오.  위에 나열된 클럭 토폴로지 를 사용하는 프로덕션 중인 설계의 경우 다음 단계를 따라 미리 컴파일된 설계에 타이밍 위반이 있는지 확인하십시오.

    1. 원본 자동 생성 10GBASE-KR PHY sdc 파일(\\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10_.sdc)을 습니다.
    2. 이 파일의 이름을 :\\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10__original.sdc로 바꿉니다.
    3. 다음 링크(corrected-krphy-sdc-to-name.sdc)에서 수정된 krphy-sdc-to-name.sdc 파일을 같은 위치에 복사한 다음 원래 .sdc 파일(2단계에서 수정하기 전에 "altera_xcvr_10gkr_s10_.sdc" 이름)과 동일한 이름으로 이름을 바꿉니다.
    4. 프로젝트의 타이밍 분석을 다시 실행하고 위반 사항을 확인하십시오.

    참고: IP가 재생성되면 자동 생성 .sdc 파일이 덮어쓰여지므로 IP를 재생성할 경우 이러한 단계를 반복해야 합니다.

    해결 방법

     

    디자인에 영향을 미치고 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.3 또는 21.2를 사용하는 경우 다음 목록에서 관련 패치를 다운로드 하고 설치 하십시오.

    참고: 패치가 적용되려면 패치를 설치한 후 10GBASE-KR PHY IP 코어를 재생성해야 합니다.

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.1, 20.2, 20.4 또는 21.1을 사용하는 경우 소프트웨어 패치 v21.2로 업그레이드 하고 패치 0.07을 설치합니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 v21.3부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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