문서 ID: 000086381 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-08-19

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.4 이상에서 인텔 AGILEX® 7 FPGA SoC 설계에서 HPS와 FPGA 간의 캐시 일관성 문제가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.4 이전의 문제로 인해 FPGA SOC 브리지를 통한 트랜잭션을 위한 인텔 Agilex® 7 FPGA SoC 설계에서 캐시 일관성 오류가 나타날 수 있습니다.

    해결 방법

    이 문제를 해결하기 위한 패치가 출시되어 https://github.com/altera-opensource/u-boot-socfpga

    다음 분기부터 시작

    https://github.com/altera-opensource/u-boot-socfpga

    V2020.10

    • HSD #14012926793: 캐시: ncore: 스눕 필터 비활성화
    • 커밋 날짜: 2021년 3월 31일
    • 커밋 ID c79c23c6201819ca32b6739eff2e2b25e19f6624

    이 패치는 이후 지점에 포함되어 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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    보증 제외

    1

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