문서 ID: 000086400 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-13

장치 기본 구성 체계가 AS, PS 또는 FPP인 경우 Quartus II 프로그래머를 사용하여 JTAG를 통해 Stratix V ES 장치를 구성할 때 nCONFIG 핀을 낮게 당겨야 합니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Stratix® V ES 장치는 보안 모드에서 전원을 공급하여 전원 켜기 재설정(POR) 후 필수 JTAG 1149.1 명령만 허용합니다. 빠른 패시브 병렬(FPP), 패시브 시리얼(PS) 또는 액티브 시리얼(AS)을 Stratix V ES 기본 구성 체계로 사용하는 경우 구성이 완료된 후 JTAG 포트에 액세스할 수 없습니다.

Quartus® II 프로그래머를 사용하여 JTAG를 통해 장치를 구성하려는 경우, Altera 장치가 POR을 종료하기 전에 nCONFIG를 낮게 당기는 것이 좋습니다. 프로그래머가 JTAG 인터페이스를 통해 FACTORY 명령을 실행하는 동안 장치가 구성되지 않도록 해야 합니다. 구성이 완료된 후 nCONFIG를 다시 높이 당겨야 합니다.

참조해야 합니다. Stratix V 장치(PDF)의 구성, 설계 보안 및 원격 시스템 업그레이드 최소 POR 지연 사양을 위한 것입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 4 제품

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Stratix® V E FPGA

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.