문서 ID: 000086406 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-02-11

Cyclone V -7 속도 등급 장치에서 LPDDR2 설계에 대한 가능한 타이밍 오류

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    이 문제는 LPDDR2 제품에 영향을 미칩니다.

    LPDDR2는 V -7 속도 등급 장치를 대상으로 Cyclone 설계 333MHz에서 주소 및 명령 타이밍 분석이 실패할 수 있습니다.

    해결 방법

    이 문제에 대한 해결 방법은 설계를 작동 하는 것입니다. 더 낮은 주파수(예: 300MHz) 또는 -6 속도 등급 Cyclone V를 사용하십시오. 장치.

    이 문제는 향후 릴리스에서 해결될 것입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Cyclone® V FPGA 및 SoC FPGA

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