문서 ID: 000086453 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-06-22

Cyclone V HPS MPU 클럭 설정이 잘못된 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    경우에 따라 HPS MPU 클럭 주파수는 Qsys에서 사용자가 선택한 것과 다를 수 있습니다.

    이 문제는 프리로더가 사용할 메인 PLL c0 디바이더 설정을 만들기 위해 핸드오프 정보를 잘못 사용하는 bsp-Editor 때문입니다.

    모든 클럭핑 구성에서 문제가 발생하지는 않지만 기본 PLL c0 k 디바이더를 기본값 1에서 변경해야 하는 일부 구성에만 문제가 발생합니다. 다음을 수행하여 구성이 영향을 받는지 확인할 수 있습니다.

    o hps.xml이라는 핸드오프 파일에서 main_pll_c0_internal 매개변수에 대해 살펴보십시오.

    o 프리로더/생성/pll_config.h에서 다음 매개변수인 CONFIG_HPS_MAINPLLGRP_MPUCLK_CNT, CONFIG_HPS_ALTERAGRP_MPUCLK

    o 다음 두 분할기 값이 같으면 문제가 나타나지 않습니다.

    ·       value1 =(main_pll_c0_internal 1)

    ·       value2 =(CONFIG_HPS_ALTERAGRP_MPUCLK 1) x(CONFIG_HPS_MAINPLLGRP_MPUCLK_CNT 1)

    해결 방법

    이 문제는 Quartus® Prime Standard 소프트웨어 버전 16.1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SE SoC FPGA

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