문서 ID: 000086473 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-10-29

하드 프로세서 시스템 인텔® Stratix® 10 FPGA IP의 HPS 브리지 주소 폭 드롭다운에 FPGA가 최대 40비트 주소 지정을 허용하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    하드 프로세서 시스템 인텔® Stratix® 10 FPGA IP의 FPGA 인터페이스 탭에 있는 HPS FPGA AXI 브리지 섹션의 HPS 슬레이브 인터페이스 FPGA 섹션에 있는 브리지 주소 폭 드롭다운에서 최대 40비트 주소 지정을 선택할 수 있습니다. 그러나 FPGA에서 볼 수 있는 HPS 주소 맵은 128GB 또는 37비트에 불과합니다.

    해결 방법

    인텔® Stratix® 10 HPS 상호 연결에서는 상위 비트를 사용할 수 있지만 무시됩니다. 이 브리지에 액세스하는 마스터는 이러한 비트를 사용해서는 안 됩니다.

    이 문제는 인텔® Quartus® Prime Pro/Standard Edition 소프트웨어 버전 20.1부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Stratix® 10 SX SoC FPGA
    인텔® Stratix® 10 TX FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.