문서 ID: 000086541 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-12-18

Cyclone® V SoC, Arria® V SoC 및 Arria® 10 SoC FPGAs 2개의 cpu 코어 사이에 불균형 메모리 처리량이 표시되는 이유는 무엇입니까?"

환경

  • 인텔® Quartus® II 구독 에디션
  • Arria® V Cyclone® V 하드 프로세서 시스템 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    코어 0과 코어 1 사이의 메모리 액세스 처리량은 다음 조건하에서 불균형됩니다.

    • CPU0 및 CPU1이 동시에 메모리 하위시스템에 액세스하고 있습니다.
    • 두 코어가 요청한 집계 메모리 처리량이 메모리 하위 시스템 용량을 초과합니다.
    • 가속 일관성 포트(ACP)가 사용되지 않거나 대역폭 트래픽이 적은 상태에서 사용되고 있습니다.

    CPU 하위 시스템의 스눕 제어 장치는 라운드 로빈 알고리즘을 기반으로 CPU0, CPU1 및 ACP의 세 가지 마스터의 요청을 중재합니다. 이를 통해 사용 가능한 메모리 대역폭을 공정하게 분배할 수 있습니다.

    그러나 위의 모든 조건이 발생하면 사용되지 않는 ACP 중재 공유가 CPU0으로 재할당되어 CPU0이 CPU1의 메모리 대역폭의 최대 2배까지 증가하기 때문에 SCU 마스터 중재 공정성이 줄어듭니다.

    해결 방법

    코어 0과 코어 1 사이의 균형 잡힌 메모리 처리량이 필요한 경우, 코어 0에서 실행되는 응용 프로그램은 사용 가능한 메모리 대역폭의 50% 이상을 사용하지 못하도록 설계되어야 합니다.

    이 정보는 Cyclone® V SoC, Arria® V SoC 및 인텔® Arria® 10 SoC FPGA 기술 참조 매뉴얼의 향후 릴리스에 포함될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 7 제품

    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    인텔® Arria® 10 GT FPGA
    Cyclone® V SX SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SE SoC FPGA
    인텔® Arria® 10 SX SoC FPGA

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