오류(10198): phylite_io_bufs.sv(1078)에서 Verilog HDL 오류: 부품 선택 방향이 접두사 색인 방향과 반대입니다.

인텔® Quartus® Prime 소프트웨어 버전 18.1 이전의 문제로 인해 출력 스트로브 사용 옵션이 비활성화된 인텔 Arria® 10 PHYLite IP가 48비트 출력 인터페이스로 구성되었을 때 아래와 비슷한 오류가 나타날 수 있습니다.

인텔 Quartus 프라임 스탠다드 에디션 소프트웨어에서,

오류(10198): phylite_io_bufs.sv(1078)에서 Verilog HDL 오류: 부품 선택 방향이 접두사 색인 방향과 반대입니다.

오류(12152): 사용자 계층 구조 "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:코어|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs"을 정교하게 설명할 수 없습니다.

인텔 Quartus Prime Pro Edition 소프트웨어에서,

오류(13437): ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195)에서 Verilog HDL 오류: 부품 선택 방향이 접두사 색인 방향과 반대입니다.

오류(13224): ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195)에서 Verilog HDL 또는 VHDL 오류: 인덱스 48이 'group_data_out_n'의 경우 [47:0] 범위를 벗어난 경우

이러한 오류를 해결하기 위해 인텔® Arria® 10 PHYLite IP를 47비트 또는 더 작은 데이터 폭 인터페이스로 구성할 수 있습니다.

이 문제는 향후 인텔 Quartus® Prime 소프트웨어 릴리스에서 해결됩니다.