문서 ID: 000086614 콘텐츠 형태: 오류 메시지 마지막 검토일: 2018-11-01

오류(19433년): 주변 장치와 DSP 또는 RAM 간 전송 <signal_path> 타이밍 전송이 불가능합니다.</signal_path>

환경

  • 인텔® Quartus® Prime Pro Edition
  • 외부 메모리 인터페이스 인텔® Stratix® 10 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Platform Designer 버전 17.1 이상에서 인텔® Stratix® 10 FPGA EMIF IP의 Avalon 또는 MMR 인터페이스에 Avalon MM 클럭 크로싱 브리지를 연결할 때 합성 시 비슷한 오류가 발생할 수 있습니다.

    오류(19433년): 로직 셀 <signal_path2> 통해 주변 장치와 DSP 또는 RAM <signal_path1> 사이를 전송하면 타이밍 전송이 불가능합니다.

     

    해결 방법

    이 문제는 인텔® Quartus® Prime 소프트웨어 버전 17.1.1 이상에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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