설명
인텔 Stratix 10개의 장치와 함께® LVDS SERDES 인텔 FPGA IP 사용할 때 인텔® Quartus® Prime Pro 소프트웨어에서 이 오류가 나타날 수 있습니다. 이 오류는 IOPLL의 입력 클럭 신호가 FPGA 코어를 통해 공급될 때 발생합니다.
해결 방법
이 오류를 방지하려면 전용 클럭 핀을 통해 IOPLL에 입력 클럭 신호를 제공합니다.