문서 ID: 000086705 콘텐츠 형태: 오류 메시지 마지막 검토일: 2017-07-06

임계 경고(16643): 여러 값이 있는 "ref_clk" 핀에 대해 발견된 IO_STANDARD 과제를 발견했습니다. 값 사용: "LVDS"

환경

    인텔® Quartus® Prime Pro Edition
    병렬 인터페이스용 PHY Lite 인텔® Arria® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

병렬 인터페이스용 PHYLite 인텔® FPGA IP 생성한 후, PLL(Phase-locked loop) 참조 클럭은 IP 일반 탭 > I/O 설정 > I/O 표준 매개변수에 의해 결정된 I/O 표준이 있는 단일 엔드 입력 클럭입니다.
LVDS I/O 표준이 포함된 차등 PLL 참조 클럭도 지원되며 QSF I/O 표준 제약 조건을 추가하여 구현됩니다.
set_instance_assignment -name IO_STANDARD LVDS -to <ref_clk>

이로 인해 심각한 경고가 발생합니다.

해결 방법

이 중요 경고를 안전하게 무시할 수 있습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 2 제품

인텔® Arria® 10 FPGA 및 SoC FPGA
인텔® Stratix® 10 FPGA 및 SoC FPGA

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