인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.2 이전의 문제로 인해, Cadence NCSim* 또는 Cadence Xcelium* 시뮬레이터에서 인텔 Agilex® 7 장치 EMIF IP에 대한 VHDL 설계 예제를 컴파일할 때 아래에서 비슷한 오류가 발생할 수 있습니다.
ncelab: *E,CFEPLM(sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): 모드의 외국 모듈 포트 calbus_rdata_1 엔터티/구성 요소 ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH 포트/신호(sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/sim/ed_sim_ emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: 65호선, 위치 66).
ncelab: *E,CFEPLM(sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): 모드의 외국 모듈 포트 calbus_seq_param_tbl_1 엔티티/구성 요소 ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH 포트/신호(sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/sim/ ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: 65호선, 위치 66).
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 v21.3부터 해결됩니다.