문서 ID: 000086815 콘텐츠 형태: 오류 메시지 마지막 검토일: 2018-12-26

내부 오류: 하위 시스템: PCC, 파일: /quartus/periph/pcc/pcc_module.cpp, 라인: 1112

환경

    인텔® Quartus® Prime Pro Edition
    LVDS SERDES 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 18.0 이전의 문제로 인해 LVDS 외부 포트가 ext_loaden ext_fclk 최상위 레벨에 직접 연결하는 외부 PLL 옵션을 사용하여 LVDS SERDES IP를 구현할 때 이 내부 오류가 나타날 수 있습니다.

해결 방법

문제를 해결하려면 LVDS ext_loaden 및 ext_fclk 모두 외부 PLL에 연결하십시오.

이 문제는 향후 인텔® Quartus® Prime Pro Edition 소프트웨어 릴리스에서 해결될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 2 제품

인텔® Stratix® 10 FPGA 및 SoC FPGA
인텔® Arria® 10 FPGA 및 SoC FPGA

1

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.