문서 ID: 000086819 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-06-10

인텔® Stratix® 10 DDR4 EMIF IP를 사용할 때 타이밍 분석기 클럭 보고서에 제한되지 않은 클럭이 보고되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 외부 메모리 인터페이스 인텔® Stratix® 10 IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    PLL 참조 클럭 와이어가 I/O 열에서 사용되지 않는 PLL로 라우팅되고 Fitter가 이를 클럭 리소스로 인식하기 때문에 PLL 참조 클럭이 여러 인텔® Stratix® 10 EMIF IP에서 공유되는 경우 타이밍 분석기 클럭 보고서에 제한되지 않은 클럭이 보고될 수 있습니다.

    예를 들어, 아래와 같이 유사한 제한되지 않은 시계 메시지가 표시될 수 있습니다.

    emif_ddr4_1|emif_ddr4_1|arch|arch_inst|pll_inst|pll_inst~refclk_Duplicate_4~io48tilelvds_0/s43_0_0__ioclknet48_tile__ref_clk0.reg ; ; 기본; 무제한;

    해결 방법

    이러한 제약이 없는 클록은 설계에 사용되지 않으므로 무시해도 됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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