문서 ID: 000086824 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-07-23

SERDES 계수가 있는 소프트 LVDS 인텔® FPGA IP 수신기에 rx_syncclock 사용할 수 있습니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 소프트 LVDS 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® MAX® 10 FPGA 소프트 LVDS에 SERDES(직렬라이저/deserializer) 요소가 있는 경우 rx_syncclock 사용되지 않습니다. 따라서 SERDES 계수가 선택되었을 때 소프트 LVDS 인텔® FPGA IP 수신기에서 rx_syncclock 사용할 수 없습니다.

    해결 방법

    이 문제에 대한 해결 방법은 필요하지 않습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® MAX® 10 FPGA

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