설명
인텔® Quartus® Prime 소프트웨어 버전 16.0 이상에서 문제가 발생하면 설계에 FAST_INPUT_REGISTER 또는 FAST_OUTPUT_REGISTER 또는 FAST_OUTPUT_ENABLE_REGISTER 할당을 적용할 때 이 오류가 나타날 수 있습니다. 원인은 derive_pll_clocks 제약 조건을 처리하는 중입니다.
해결 방법
오류를 방지하려면 아래 단계를 따르십시오.
1: 사용자 SDC 파일의 "derive_pll_clocks" 제약 조건에 대해 설명합니다.
2: 실행 quartus_fit -plan
3: 사용자 SDC 파일의 "derive_pll_clocks" 제약에 대해 언급하지 않음
4: 실행 quartus_sta -s
4.1: 실행 project_open
4.2: 실행 create_timing_netlist -스냅샷 계획(또는 표준판의 경우 -post_map)
4.3: 실행 read_sdc
4.4 실행 write_sdc -expanded.sdc
4.5 출구
5: 4단계에서 expanded.sdc 편집, 모든 set_clock_uncertainly 제약 조건 제거
6: QSF 파일 편집 및 5단계에서 원래 SDC를 expanded.sdc로 교체
7: 다시 실행 quartus_fit
이 문제는 인텔® Quartus® Prime Pro 에디션 소프트웨어의 18.1 버전에서 해결되었습니다.