설명
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.2 이전의 문제로 인해, 인텔® Quartus® 프라임 타이밍 분석기는 VHDL 또는 Verilog 코드에 사용 중인 생성 명령문이 디자인에 IP를 만드는 경우 PCI Express*용 인텔® Arria® 10/Cyclone® 10 하드 IP에 대한 타이밍 제약을 무시합니다. 이 문제는 생성 명령문이 PCI Express* SDC(Synopsys* Design Constraint) 파일의 인텔 Arria 10/Cyclone 10 하드 IP로 인식되지 않는 계층 경로로 "\"를 생성하기 때문에 발생합니다.
해결 방법
이 문제를 해결하려면 PCI Express* SDC 파일용 인텔® Arria® 10/Cyclone® 10 하드 IP를 다운로드하고 //altera_pcie_a10_hip/신디사이저에서 altera_pci_express.sdc를 교체하십시오.
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.3부터 해결되었습니다.