문서 ID: 000086860 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-01-14

인텔® Stratix® 10 설계에 기능 오류가 있는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.1 이전의 문제로 인해 인텔® Stratix® 10 디자인에서 기능적 오류가 발생할 수 있습니다. 이 문제는 핀 회전 중에 7~8개의 입력 LUT가 잘못 최적화되었을 때 발생합니다.

    해결 방법

    이 문제를 해결하려면 인텔 Quartus Prime Pro 에디션 소프트웨어 버전 18.0 업데이트 1 또는 18.1용 패치를 다운로드하고 설치합니다.

    아래의 해당 링크에서 18.0 업데이트 1에 대한 패치 1.44를 다운로드하고 설치하십시오.

    아래의 해당 링크에서 18.1용 패치 0.33을 다운로드하고 설치하십시오.

     

    이 문제는 인텔 Quartus Prime Pro Edition 소프트웨어 버전 18.1 업데이트 1부터 해결되었습니다.

    이미 제작 중인 디자인의 경우 스크립트 lut8_iobuf_qsh_v3.tcl 을 다운로드하여 실행하여 컴파일된 설계가 이 문제의 영향을 받는지 확인합니다.

    • 명령 -> quartus_sh -t lut8_iobuf_qsh_v3.tcl -project -개정 -npaths 100 -debug 0 -verbose -check_lutmasks -vo_file 시뮬레이션/modelsim/.vo
    • 출력 -> lut8check.rpt, iobuf.rpt, paths.csv

    lut8check.rpt는 영향을 받은 LUT를 보고합니다. 이 보고서에 "잠재적으로 잘못된 비트 설정이 있는 0 LUT 발견"이 포함되어 있으면 컴파일된 설계가 안전합니다. 설계가 영향을 받는 경우 이 문제가 있는 LUT가 보고서에 나열됩니다.

    iobuf.rpt 및 paths.csv는 KDB에 설명된 타이밍 모델 변경의 영향을 받는 경로를 보고합니다 . 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.0 업데이트 1 및 18.1에서 인텔® Stratix® 10 타이밍 모델이 올바른가요?

      

     

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    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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