설명
인텔® Quartus® Prime Pro 소프트웨어 버전 19.1 이전의 문제로 인해 인텔 Stratix® 10개의 하드 프로세서 시스템(HPS) 프로젝트가 장치 구성에 실패할 수 있습니다. 프로젝트는 HPS EMIF IP PLL 참조 클럭과 RZQ 핀의 잘못된 핀 배치로 컴파일을 잘못 전달할 수 있습니다.
해결 방법
인텔® Stratix® 10 HPS EMIF 인터페이스에서 PLL 참조 클럭과 RZQ 핀은 주소와 명령 신호가 있는 IO 뱅크 2M에 배치해야 합니다. 이 핀아웃 제한을 따르지 않으면 FPGA 구성이 실패합니다.
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.2에서 시작하여 핀 배치 요구 사항을 따르지 않을 경우 컴파일 중 오류를 보고하여 해결됩니다. HPS EMIF 핀 배치 제한에 대한 자세한 내용은 외부 메모리 인터페이스 인텔 Stratix 10 FPGA IP 사용자 가이드 를 참조하십시오.
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.2 이상에서 컴파일에 실패하는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.2보다 일찍 릴리스에서 FPGA 장치 구성을 전달하는 설계가 있는 경우 HPS EMIF 디자인을 변경할 필요는 없지만 해결 방법이 필요합니다.
자세한 내용은 인텔에 문의하십시오.