IOPLL 소프트 픽스가 활성화된 사전 프로덕션 Arria® 10 SoC 장치(ES, ES2)를 대상으로 하는 설계에서, 하드 프로세서 시스템(HPS)의 SDRAM L3 Interconnect는 춥거나 따뜻한 HPS 재설정 후 손상되어 HPS에 연결된 외부 SDRAM 또는 SDRAM L3 인터커넥트의 메모리 매핑 레지스터에 액세스할 때 불완전한 트랜잭션을 초래할 수 있습니다.
이 문제는 본질적으로 매우 간헐적이며 HPS IP 인스턴스의 global_reset_n 입력에 대한 Arria 10개의 외부 메모리 인터페이스가 HPS 재설정 출력에 의해 주장될 때 많은 수의 HPS 재설정 주기 후에만 발생하는 것으로 관찰되었습니다. 손상되면 HPS 또는 SoC의 FPGA 부분에 있는 모든 마스터가 SDRAM L3 상호 연결에 액세스하면 상호 연결이 잠글 수 있습니다. 증상으로는 U-Boot 콘솔이 FPGA 구성 완료 또는 HPS SDRAM 교정 성공을 표시한 직후에 간헐적으로 중단되는 HPS 부팅이 있습니다.
잠금 상태에서 복구하려면 SDRAM L3 Interconnect를 재설정해야 합니다. HPS 마스터 액세스로 인해 잠금이 발생하는 경우, 복구하려면 전체 HPS가 춥거나 따뜻해야 하며, 그렇지 않으면 HPS의 Reset Manager에서 brgmodrst.ddrsch 레지스터 비트를 사용하여 소프트웨어 제어 하에 상호 연결을 재설정할 수 있습니다.
HPS EMIF IP 인스턴스의 global_reset_n 입력을 비활성 로직 높은 상태에 영구적으로 연결하면 이 문제를 피할 수 있습니다. 응용 프로그램과 호환되지 않는 경우 Altera 연락하여 추가 지원 및 응용 프로그램에 대한 재설정 시퀀싱 해결 방법을 확인하십시오.
참고: 이 문제는 IOPLL erratum 소프트 수정이 활성화된 경우에만 사전 프로덕션(ES ES2) Arria 10 SoC 장치에만 영향을 줍니다. 이 문제는 프로덕션 장치에는 적용되지 않습니다.