인텔 Quartus Prime Software Pro 버전 18.1에서 인텔® Stratix® 10 EMIF IP 예시 디자인을 컴파일할 때 아래와 비슷한 경고가 나타날 수 있습니다.
경고: 노드 "ed_synth_inst|dut|dut|arch|arch_inst|hmc_avl_if_inst|amm.ready_0_hyper_regs.amm_ready_0_r1~SynDup"에 대한 최대 팬아웃 로직 옵션을 무시했습니다.
특정 설계에 따라 amm_ready_0_r1~SynDup 신호의 계층 구조 경로가 다를 수 있습니다.
이 경고는 설계 기능에 영향을 미치지 않으며 무시될 수 있습니다.