문서 ID: 000086966 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-24

UniPHY 예제 설계를 탑재한 DDR2 및 DDR3 SDRAM 컨트롤러가 슬레이브로 실패함

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    슬레이브 모드에서 MegaWizard 인터페이스는 PLL을 인스턴스화합니다. example_top.v 파일에 있습니다. 그러나 DDR2 및 DDR3 SDRAM 예의 경우 설계, 마법사가 DQS 활성화 클럭을 연결하지 못하는 경우 PLL.

    해결 방법

    이 문제를 해결하려면 example_top.v를 수정하여 연결합니다. DQS는 PLL의 c4 포트에 클럭(pll_dqs_ena_clk)을 활성화합니다.

    pll_memphy upll_memphy( .areset (~global_reset_n), .inclk0 (pll_ref_clk), .c0 (pll_afi_clk), .c1 (pll_mem_clk), .c2 (pll_write_clk), .c3 (pll_addr_cmd_clk), .c4 (pll_dqs_ena_clk), .c5 (pll_avl_clk), .c6 (pll_config_clk), .locked (pll_locked) );.

    관련 제품

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    인텔® 프로그래밍 가능 장치

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