문서 ID: 000086977 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-11-04

Stratix V에 대한 EMIF 최대 주파수 사양 업데이트

환경

  • 인텔® Quartus® II 구독 에디션
  • 시뮬레이션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    이 문제는 DDR2 및 DDR3 제품에 영향을 미칩니다.

    Stratix V 장치의 DDR2 및 DDR3 인터페이스는 어려움을 겪을 수 있습니다. 특정 최대 주파수에서 타이밍 폐쇄를 달성합니다.

    해결 방법

    이 문제에 대한 해결 방법은 해당 문제를 적용하는 것입니다. 아래 설명된 대로 구성을 위한 솔루션:

    • Stratix V, -C1/-C2 속도 등급 쿼드 랭크 듀얼 슬롯에서 DDR2 SDRAM DIMM과 상호 작용하는 장치 구성, 소프트 컨트롤러를 절반 속도로 사용하고 주파수 400 MHz의 사양: 400 MHz DDR2 SDRAM 구성 요소를 533 MHz DDR2 SDRAM 구성 요소로 업그레이드합니다. 지정한 최대 주파수를 달성합니다.
    • Stratix V의 경우 -C1/-C2 속도 등급 장치 인터페이스 2칩 셀렉트 구성에서 DDR2 SDRAM 구성 요소 사용 소프트 컨트롤러의 절반 속도, 주파수 사양 400 Mhz: 400 MHz DDR2 SDRAM 구성 요소를 533 MHz DDR2 SDRAM 구성 요소로 업그레이드합니다. 지정한 최대 주파수를 달성합니다.

    이 문제는 해결되지 않습니다.

    최대 주파수 사양에 대한 솔루션은 외부 메모리 인터페이스 사양의 향후 버전에서 업데이트됨 견적.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Arria® V FPGA 및 SoC FPGA
    Cyclone® V FPGA 및 SoC FPGA

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