설명
Quartus® II 소프트웨어 버전 14.1에서 인텔® Arria® 10 FPGA 분기 속도 DDR4 컨트롤러를 사용하는 경우, 다른 은행 그룹에 대한 CAS_n-투-CAS_n 명령 지연이 인텔 Arria 10 DDR4 컨트롤러 인텔® FPGA IP GUI의 tCCD_S 매개변수 설정을 충족하지 못하는 것을 발견할 수 있습니다. 예를 들어 GUI에서 tCCD_S 4로 설정할 수 있지만 시뮬레이션 파형에는 8이 표시됩니다. 이렇게 하면 연속 읽기 또는 쓰기 트랜잭션 간의 격차가 발생합니다.
해결 방법
해결 방법인 경우 다음 매개변수를 변경할 수 있습니다.
보낸 사람:
. SEC_HMC_CFG_RD_TO_RD_DIFF_BG(2),
. PRI_HMC_CFG_RD_TO_RD_DIFF_BG(2),
. SEC_HMC_CFG_WR_TO_WR_DIFF_BG(2),
. PRI_HMC_CFG_WR_TO_WR_DIFF_BG(2),
받는 사람:
. SEC_HMC_CFG_RD_TO_RD_DIFF_BG(1),
. PRI_HMC_CFG_RD_TO_RD_DIFF_BG(1),
. SEC_HMC_CFG_WR_TO_WR_DIFF_BG(1),
. PRI_HMC_CFG_WR_TO_WR_DIFF_BG(1),
이러한 매개변수는 합성 또는 시뮬레이션 목적으로 다음 파일에 존재합니다.
- /emif__example_design/sim/altera_emif_/sim/ed_sim_altera_emif__*.v
- /emif__example_design/qii/altera_emif_/synth/ ed_synth_altera_emif__*.v
- //altera_emif_/synth/_altera_emif__*.v
- //altera_emif_/sim/_altera_emif__*.v
이 문제는 Quartus II 소프트웨어의 향후 릴리스에서 해결될 예정입니다.