중요 문제
설명
RapidIO II IP 코어는 VHDL 모델을 지원하지 않습니다. 귀하는 VHDL에서 RapidIO II IP 코어를 생성하면 성공적으로 컴파일할 수 없습니다.
RapidIO II MegaCore 기능 사용자 가이드는 이를 지정할 수 있다고 주장합니다. Qsys는 VHDL 시뮬레이션 모델을 생성해야 합니다. 그러나 Qsys의 경우 RapidIO II IP 코어를 포함하는 시스템에서는 이 옵션이 실행 가능하지 않습니다. 사용자 가이드에 있는 이 문은 오류입니다.
해결 방법
이 문제를 방지하려면 RapidIO II IP 코어를 생성하고 Verilog HDL의 Qsys 기능 시뮬레이션 모델 및 테스트 벤치.
이 문제는 RapidIO II IP 코어의 버전 13.1에서 해결되었습니다.