문서 ID: 000087018 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-04-15

Errata - Quartus II 소프트웨어 버전 12.1 SP1에서 알려진 Arria V 타이밍 모델 문제

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Quartus® II 소프트웨어 버전 12.1 SP1에서 Arria® V 장치를 대상으로 하는 설계의 경우 타이밍 지연에 대한 알려진 문제가 있습니다.

    최신 해결 방법 정보와 새로 보고된 문제에 대해서는 이 솔루션을 다시 참조하십시오.

    HSSI 출력 클럭과 fPLL refclk 입력 사이의 지연 누락

    다음 상황이 모두 사실일 때 클럭 경로가 Arria V 장치를 대상으로 하는 설계 지연이 누락되었습니다.

    1. HSSI 클럭 출력과 fPLL refclk 입력 사이에 연결이 있습니다.
    2. 연결에는 IQTXRXCLK 라우팅 리소스가 포함됩니다.
    3. 연결이 전역, 지역 또는 주변기기 클럭 네트워크를 통과하지 않습니다.

    Altera 배포된 지적 재산권 코어 중 어느 것도 이 클럭 연결을 사용하지 않습니다.

    해결 방법

    이 솔루션은 향후 업데이트될 예정이며, 설계가 영향을 받는지 여부와 문제 해결 방법에 대한 자세한 내용을 제공합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 5 제품

    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

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    지원팀 연락처

    보증 제외

    1

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