문서 ID: 000087032 콘텐츠 형태: 오류 메시지 마지막 검토일: 2015-01-01

중요 경고(176575): 상단/하단 또는 왼쪽/오른쪽 PLL을 구현할 수 없습니다. <pll name="">PLL의 입력 클럭은 I/O 표준 LVDS를 사용하고 주파수가 800 MHz이기 때문입니다. 그러나 이 장치는 최대 762MHz의 주파수만 지원합니다.</pll>

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    680, 530, 360 및 290의 밀도가 있는 Stratix® IV 장치의 클럭 핀에 800MHz의 토글 속도와 LVDS I/O 할당을 할당할 때 이 오류가 발생합니다.

    DC의 표 1-42 및 Stratix IV 장치(PDF)의 스위칭 특성에 따르면 -2/-2X 속도 등급 장치의 경우 800MHz가 fHSCLK_in(입력 클럭 주파수) True 차등 I/O 표준에 대해 지원됩니다.   위에 나열된 고밀도 장치에는 적용되지 않습니다.

    해결 방법 표 1-42는 762MHz가 고밀도 장치에서 지원되는 최대 주파수임을 명시하도록 고정될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA

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