Stratix V ES 장치에서 구성 후 JTAG 포트 액세스 제한으로 인해 SignalTap™ II 로직 분석기를 사용하여 온칩 디버깅을 실행하는 동안 이 오류가 나타날 수 있습니다.
이 제한은 Stratix V 프로덕션 장치에서 해결됩니다. Stratix V ES 장치(PDF)에 대한 Errata 시트 및 지침을 참조하십시오.
Stratix V ES 장치에서 구성 후 JTAG 포트 액세스 제한으로 인해 SignalTap™ II 로직 분석기를 사용하여 온칩 디버깅을 실행하는 동안 이 오류가 나타날 수 있습니다.
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