문서 ID: 000087101 콘텐츠 형태: 오류 메시지 마지막 검토일: 2014-06-09

경고(332056): PLL 교차 검사 결과 일관되지 않은 PLL 클럭 설정이 발견되었습니다.

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 Arria V, Cyclone V 및 Stratix V 트랜시버 장치에 대한 Quartus® II 소프트웨어 버전 13.1을 사용하여 XAUI PHY IP를® 컴파일할 때 위의 경고가 발생할 수 있습니다.®® 이는 XAUI PHY IP 클럭에 대한 SDC 제약 조건이 누락되어 발생합니다.
    해결 방법

    이 문제를 해결하려면 컴파일을 실행하기 전에 XAUI PHY IP 클럭에 대해 다음 SDC 제약 조건을 추가하십시오.

    create_clock -기간 -name [get_ports pll_ref_clk]
    create_clock -기간 -name [get_ports phy_mgmt_clk]
    derive_pll_clocks

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 12 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA

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