중요 문제
설명
50G 인터라켄 메가코어 기능에 따르면
사용자 가이드, 사용자 로직은 입력을 구동해야 합니다.tx_pll_locked
논리 및 Arria 10 100G Interlaken IP 코어에 대한 신호
pll_locked Arria 10TX의 출력 신호
PLL IP 코어. 그러나 이 정보는 불완전합니다. 입력
논리에 대한 신호와 각 신호의 역을 포함해야 합니다.
TX PLL pll_cal_busy 신호.
단일 외부 TX PLL의 경우 그림의 경우, 그림 5-3, Arria 10 PLL을 참조하여 10 100G Interlaken MegaCore를 Arria "100G Interlaken IP 마이그레이션"의 기능 연결 다이어그램 Arria Stratix V에서 Arria 10 장치" 장까지 코어 10 마이그레이션 가이드.
해결 방법
이 문제에는 해결 방법이 없습니다. 이 erratum의 지침에 따라 Arria 10개의 외부 TX PLL을 50G Interlaken IP 코어에 연결해야 합니다.
이 문제는 50G Interlaken MegaCore 기능 사용자 가이드의 버전 14.1에서 해결되었습니다.