문서 ID: 000087193 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-06-30

RapidIO II MegaCore 기능 사용자 가이드는 sys_clk 및 트랜시버 참조 클럭 제약 사항을 설명하지 않습니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    2개의 RapidIO II IP 코어 입력 클럭 sys_clk 및 tx_pll_refclk, 공통 클럭 소스에서 파생되어야 합니다. 설계가 그렇지 않은 경우 이 제약 조건을 적용하면 IP 코어에 FIFO 언더플로가 발생할 수 있습니다. 또는 오버플로. 그러나 RapidIO II MegaCore 기능 사용자 가이드 이 제약 조건을 문서화하지 않습니다.

    해결 방법

    이 문제를 방지하려면 Avalon 시스템 클럭, sys_clk 및 TX PLL 참조 클럭, tx_pll_refclk에서 파생됩니다. 일반적인 클럭 소스입니다.

    이 문제는 RapidIO 버전 14.0에서 해결되었습니다. II MegaCore 기능 사용자 가이드.

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