문서 ID: 000087203 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-08-19

ATX PLL을 사용할 때 PCI Express IP 코어용 Stratix V 하드 IP에 대해 코어클루트 주파수가 잘못 보고됨

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    주파수 coreclkout 가 잘못 보고됨 ATX PLL 시 PCI Express IP 코어용 Stratix V 하드 IP용 은 Gen1 장치에 사용됩니다. Quartus II 소프트웨어는 주파수를 보고합니다. coreclkout 이는 실제 주파수의 절반에 해당합니다.

    해결 방법

    해결 방법은 다음 Synopsys 설계 제약 조건을 추가하는 것입니다. (SDC) coreclkout:

    create_clock -period [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

    예를 들어 TimeQuest가 16 ns 클럭을 보고하면 SDC는 다음과 같습니다.

    create_clock -period 8.000 [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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    1

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