문서 ID: 000087204 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-24

UniPHY를 탑재한 DDR2 및 DDR3 SDRAM 컨트롤러의 경우, V 장치에서 수평을 조절하지 않는 설계가 실패할 Stratix.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    IP 코어가 있는 Stratix V 장치를 레벨링하지 않고 타겟팅하는 경우, 설계가 실패합니다.

    해결 방법

    이 문제를 해결하려면 DM 핀을 비활성화합니다. 메가위저드 인터페이스는 Stratix V를 타겟팅하지 않고 설계를 지원하지 않습니다. 장치(옵션이 비활성화됨)하지만 Stratix 생성할 수 있습니다. 레벨링이 있는 V 디자인.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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    1

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