설명
Quartus® II 합성은 유형 정수의 레지스터 신호를 선언하는 VHDL 소스 파일을 컴파일할 때 위의 경고를 생성할 수 있습니다. 특히 신호를 선언할 때 초기 값을 할당하지 않으면 Quartus II 합성은 정수 범위의 왼쪽 끝이 레지스터의 전원 업 값이라고 가정합니다. 코드가 나중에 이 레지스터에 비동기 재설정 값을 적용하여 가정된 전력 업 수준과 같지 않은 경우 Quartus II 합성은 리셋 값을 대신 전원 업 값으로 사용하고 위의 경고 메시지를 생성합니다.
예를 들어 코드가 다음과 같은 신호를 선언하는 경우:
signal count_down : integer range 0 to 255;이후 다음과 같은 재설정 값을 적용합니다.
process (clk, reset)
begin
if reset = '1' then
count_down <= 255;
elsif (rising_edge(clk)) then ...Quartus II 합성은 위의 경고를 생성하고 count_down 레지스터에 높은 전력 업 값을 적용합니다.
이 경고를 피하려면 정수 신호를 선언할 때 재설정 값과 동일한 초기 값을 할당합니다. 위의 예에서 신호가 초기 값 255로 선언된 경우 경고가 생성되지 않습니다.
signal count_down : integer range 0 to 255 := 255;Altera 장치의 등록 전원 업 값에 대한 자세한 내용은 Quartus II 핸드북 장 권장 HDL 코딩 스타일 (PDF)을 참조하십시오.