문서 ID: 000087358 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-05-04

다른 최상위 레벨의 다른 프로젝트에서 내보내는 인텔® Stratix® 10개의 파티션을 컴파일할 수 없는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Pro 소프트웨어 버전 18.0 이전의 문제로 인해 두 개의 파티션이 top_level_1.sv 및 top_level_2.sv를 사용하여 두 개의 서로 다른 프로젝트에서 컴파일되고 top_level_3.sv가 있는 세 번째 프로젝트에 QDB_FILE_PARTITION 할당을 사용하여 재사용할 때 행 클럭 영역이 겹쳐서 다음 내부 오류가 표시됩니다.

    내부 오류: 하위 시스템: VPR20KMAIN, 파일: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

    3개의 최상위 파일인 top_level_1.sv, top_level_2.sv 및 top_level_3.sv는 3가지 디자인으로 구성되었으며, 각 설계는 주변 인터페이스, 사용 설계 블록 등으로 다릅니다. 따라서 파티션이 처음 컴파일되고 내보내는 개발자 프로젝트(top_level_1.sv 및 top_level_2.sv가 포함된 프로젝트)에는 두 개의 내보낸 파티션이 재사용되는 소비자 프로젝트(top_level_3.sv가 있는 프로젝트)에 대한 포괄적인 정보가 없습니다.

    • 클럭 섹터는 그림의 녹색 상자에 의해 정의됩니다. 1
    • 행 클럭 영역은 반시계 섹터 전체이며, 한 개의 LAB 행 높이가 그림의 빨간색 점선 상자로 표시됩니다. 1
      • 소비자 프로젝트에서 이 지역에서 재사용된 두 개의 파티션이 겹치면 위의 내부 오류가 표시됩니다.

     

    해결 방법

    이 문제를 해결하려면 개발자 프로젝트의 로직 잠금 영역을 사용하여 소비자 프로젝트에서 두 개의 재사용된 파티션이 동일한 행 클럭 영역을 차지하지 않도록 하십시오.

    예를 들어:

    • 두 파티션이 재사용되는 소비자 프로젝트에서 노란색과 보라색 파티션의 대략적인 배치를 결정합니다. 행 클럭 영역이 겹치지 않는 두 파티션에 대한 로직 잠금 제약 조건을 선택합니다.
    • 개발자 프로젝트에서는 top_level_1.sv를 사용하여 퍼플 파티션에 대한 소비자 프로젝트에서 식별한 로직 잠금 영역 제약 조건을 사용하고 최종 단계에서 파티션을 컴파일하고 내보내십시오.
    • 개발자 프로젝트에서는 top_level_2.sv를 사용하여 노란색 파티션에 대한 소비자 프로젝트에서 식별한 로직 잠금 영역 제약 조건을 사용하고 최종 단계에서 파티션을 컴파일하고 내보내십시오.
    • top_level_3.sv와 함께 소비자 프로젝트에서 재사용할 때 내보낸 파티션은 비 오버랩 로직 잠금 제약 조건을 사용하여 개발자 프로젝트에 정의된 배치를 유지합니다.

     

    이 문제는 인텔® Quartus® Prime Pro 소프트웨어의 향후 버전에서 해결될 예정입니다.

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