문서 ID: 000087360 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-07-09

루트 포트 모드에서 사용할 때 인텔® Stratix® 10 PCIe* IP 코어가 래치를 추론하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*용 Avalon-MM 인텔® Stratix® 10 하드 IP
  • PCI Express*용 Avalon-ST 인텔® Stratix® 10 하드 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    루트 포트 모드에서 인텔® Stratix® 10 PCIe* IP 코어를 사용할 때 분석 및 합성 중에 다음 추론 래치 경고가 보고됩니다.

    경고(13228): verilog HDL 또는 VHDL 경고(altera_pcie_s10_rp_reg.sv(368): 그물 eop_cycles 대해 추론된 래치[3]

    이 문제는 버그로 확인되었습니다.

    해결 방법

    이 문제에 대한 해결 방법이 없습니다.

    이 문제는 향후 인텔® Quartus® Prime 소프트웨어 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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