문서 ID: 000087550 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-02-10

분산 섹터 수준 기반 클럭 게이팅을 구현한 후 타이밍이 저하되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 클럭 컨트롤 인텔® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Stratix® 10개 또는 인텔® Agilex™ 7 장치의 분산 섹터 레벨 기반 클럭 게이팅은 한 클럭 섹터에서 다른 클럭 부문으로 넘어가는 모든 경로에 대해 하이퍼 리티밍 제한을 초래하여 성능 저하를 초래할 수 있습니다. 따라서 분산 섹터 레벨 기반 클럭 게이팅은 고주파 클럭 도메인이나 여러 클럭 부문에서 구현되고 Hyper-Retiming에 의존하는 대형 설계에는 권장되지 않습니다.

    해결 방법

    이 하이퍼 리티밍 제한은 향후 인텔® Quartus® Prime Pro Edition 소프트웨어 릴리스에서 제거될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Agilex™ FPGAs 및 SoC FPGAs

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