문서 ID: 000087568 콘텐츠 형태: 오류 메시지 마지막 검토일: 2023-01-31

클럭 제어 인텔® FPGA IP 코어의 클럭 출력 분할 기능을 사용할 때 타이밍 분석기에서 경고가 발생합니다.

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    클럭 제어 인텔® FPGA IP 코어의 클럭 출력 부문 기능을 사용할 때 타이밍 분석기에 다음 경고가 나타납니다.

    < 이름>_intelclkctrl_.sdc(293)에서 무시된 필터): |intelclkctrl_0|clkdiv_inst|clock_div1/2/4 핀과 일치할 수 없습니다.

    경고는 IP 코어에서 clock_div1x, clock_div2x 또는 clock_div4x 활성화되어 있지만 설계에 물리적으로 연결되지 않을 때 발생할 수 있습니다.

     

    해결 방법

    이 경고는 시계가 의도적으로 연결되지 않은 경우 안전하게 무시될 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs
    인텔® Stratix®

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