중요 문제
인텔® Quartus® Prime Pro Edition 소프트웨어 v21.2의 문제로 인해 F-Tile 이더넷 인텔® FPGA Hard IP IEEE 1588 PTP 설정이 활성화되고 FEC 모드 설정이 '없음'과 다른 다른 값으로 구성될 때 시뮬레이션 환경을 올바르게 구성하지 않습니다. 그 결과 , o_rx_pcs_fully_aligned 신호가 주장되지 않고 시뮬레이션이 RX 재설정 시퀀스를 완료할 수 없습니다.
인텔 Quartus Prime Pro Edition 소프트웨어 v21.2에서 이 문제를 해결하려면 다음 단계를 따르십시오.
- 시뮬레이션 스크립트에 다음 정교 옵션을 추가하십시오.
+정의+SKIP_SIM_MODEL_LOG2_MRK - 정의 시뮬레이션 테스트벤치에서 F-Tile 이더넷 인텔 FPGA Hard IP 인스턴스로 가는 다음 계층적 경로:
'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH __tiles.z1577a_a. 예를 들어, 다음 계층적 경로를 참조하십시오: eth_f_hw__tiles.z1577a_x0_y166_n0
B. 위치는 인텔 Quartus Prime Pro Edition 소프트웨어에서 '지원-로직 생성' 단계를 실행한 후 프로젝트 폴더에서 찾을 수 있는 관련 생성 파일 __z1577a_.mif의 파일 이름에서 찾을 수 있습니다.
c. 대안으로 칩 플래너를 사용하여 F-Tile 이더넷 인텔 FPGA Hard IP 인스턴스의 배치 위치를 찾을 수 있습니다. 이 절차는 칩 플래너를 열기 전에 Fitter 'place' 단계를 실행해야 합니다.
- 시뮬레이션 테스트벤치에서 LOG2_MRK 매개변수 값을 정의합니다.
a. 25G 및 100G F-Tile 이더넷 인텔 FPGA Hard IP 구성의 경우 테스트벤치에 다음 매개변수 정의를 추가하십시오.
defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 5;
B. 50G, 200G 및 400G F-Tile 이더넷 인텔 FPGA Hard IP 구성의 경우 테스트벤치에 다음 매개변수 정의를 추가하십시오.
defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 6;
참고 1:
이 해결 방법을 구현하는 방법에 대한 예는 IEEE 1588 PTP + FEC 시뮬레이션 설계 예제를 사용하여 F-Tile 이더넷 인텔 하드 IP를 참조하십시오. 이 해결 방법에서 설명한 변경 사항은 다음 파일에서 찾을 수 있습니다.
VCS* 및 VCS MX* 시뮬레이션 스크립트는 다음 경로에서 찾을 수 있습니다.
/example_testbench/run_vcs.sh
ModelSim* 및 Questa* 시뮬레이션 스크립트는 다음 경로에서 찾을 수 있습니다.
/example_testbench/run_vsim.do
시뮬레이션 테스트벤치 파일은 다음 경로에서 찾을 수 있습니다.
/example_testbench/basic_avl_tb_top.sv
Quartus 생성 __z1577a_.mif 파일은 다음 경로에서 찾을 수 있습니다.
/hardware_test_design/__z1577a_.mif
IEEE 1588 PTP 설계 예제가 포함된 F-Tile 이더넷 인텔 FPGA Hard IP 기본적으로 대상 를 시뮬레이션 테스트벤치에서 x0_y0_n0 설정합니다. Tile x0_y0_n0 존재하지 않거나 선택한 타일이 아닌 시스템 설계에서 테스트벤치 에 정의된 값을 수동으로 수정해야 합니다.
참고 2:
매개변수 LOG2_MRK 기본값은 IEEE 1588 PTP 및 FEC 활성화 없이 F-Tile 이더넷 인텔 FPGA Hard IP 변종의 경우 4로 설정됩니다.
인텔 Quartus Prime Pro Edition 소프트웨어 v21.2는 전체 F-Tile에 대한 단일 LOG2_MRK 매개변수 값만 지원합니다. 단일 F-Tile에 배치된 서로 다른 LOG2_MRK 값이 필요한 F-Tile 이더넷 인텔 FPGA Hard IP 여러 인스턴스를 사용하여 설계를 작업할 때는 LOG2_MRK 매개변수가 올바르게 설정된 F-Tile 이더넷 인텔 FPGA Hard IP 인스턴스의 결과를 캡처하는 각 LOG2_MRK 값에 대해 시뮬레이션을 반복해야 합니다.
F-Tile 이더넷 인텔 FPGA Hard IP 잘못된 LOG2_MRK 매개변수 값이 있는 인스턴스는 예상대로 작동하지 않습니다.
참고 3:
다중 타일 시스템 설계 시뮬레이션을 위해 IEEE 1588 PTP 및 FEC가 활성화된 F-Tile 이더넷 인텔 FPGA Hard IP 연결된 타일에 대해서만 2단계와 3단계가 구현되었는지 확인하십시오.
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.1부터 해결됩니다.