HDMI 인텔® FPGA IP 인텔® Quartus® Prime Pro Edition 소프트웨어 v21.3에서 인텔® Stratix® 10L 또는 H-Tile 트랜시버 장치에서 사용할 때 소스가 유효한 비디오를 전송하지 않을 때 고주파 클럭 패턴을 전송하는 경우 일시적으로 비디오 잠금을 잃을 수 있습니다.
인텔® Stratix® 10L 또는 H-Tile 트랜시버 장치용 HDMI 인텔 FPGA IP 코어 패브릭 HDMI 인텔 FPGA IP 단어 정렬을 수행합니다. 인텔® Stratix® 10L 또는 H-Tile 트랜시버 네이티브 PHY IP Word Aligner는 인텔 Stratix 10L 또는 H-Tile 장치를 위한 것이 아닙니다. 일반적으로 비디오 스트림에 나타나지 않아야 하는 0xAAAAA 단어 정렬 패턴으로 구성됩니다. 그러나 일부 타사 비디오 소스는 유효한 비디오 트래픽을 보내지 않을 때 클럭 패턴을 전송할 수 있습니다.
수신된 신호가 클럭 패턴에서 유효한 비디오로 전환될 때 인텔 Stratix 10L 또는 H-Tile 트랜시버 네이티브 PHY IP Word Aligner 및 코어 패브릭 HDMI 인텔 FPGA IP Word Aligner의 결합된 동작으로 인해 HDMI 인텔 FPGA IP 비디오 잠금을 일시적으로 획득, 손실 및 재수득할 수 있습니다.
이 문제를 해결하려면 비트슬립 모드에서 인텔® Stratix® L 또는 H-Tile 트랜시버 네이티브 PHY IP Word Aligner를 구성하고 rx_bitslip 포트를 '0'으로 연결하여 잘못된 단어 정렬을 방지합니다. rx_bitslip 포트를 추가하고 '0'에 연결하려면 명확한 텍스트 코드를 편집해야 합니다.
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 버전에서 해결될 예정입니다.