인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.3의 문제로 인해 인텔 Agilex 장치를 대상으로 하고 LVDS SERDES 인텔 FPGA IP® 코어를 포함하는 디자인을 컴파일할 때 이 내부 오류가 나타날 수 있습니다. 한 I/O 뱅크에 여러 개의 LVDS SERDES 인텔 FPGA IP 코어와 CPA(클럭 위상 정렬) 블록에 연결된 다른 리셋 신호가 있는 경우에 오류가 발생합니다.
이 문제를 해결하려면 동일한 I/O 은행 내의 모든 CPA 블록에 대해 하나의 재설정 신호를 사용하십시오.
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.