문서 ID: 000088545 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-06-06

인텔 Agilex 7 FPGA® F-시리즈 E-Tile 100G 이더넷 PAM4 설계 예의 내부 적응이 이더넷 툴킷에서 항상 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 이더넷 링크 인스펙터
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어의 이더넷 툴킷의 문제로 인해 v21.2는 E-Tile 100G 이더넷 PAM4 설계 예에서 인텔 Agilex® 7 FPGAs F-시리즈를 대상으로 하는 내부 적응 실패가 발생할 수 있습니다. 내부 적응 중에 Channel0 또는 Channel1 루프백 모드가 OFF로 잘못 설정되어 있기 때문입니다.

    해결 방법

    인텔® Quartus® Prime Pro Edition 소프트웨어 v21.2에서 이 문제를 해결하려면 내부 적응 중에 Transceiver Toolkit에서 루프백 모드를 직렬 루프백으로 변경할 수 있습니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 v22.3에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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